如何做好时序仿真.如何做好时序仿真工作？

怎样用modelsim做后仿真

〖壹〗 、在ModelSim SE0C中实现时序仿真时 ，首先打开工程文件
，然后设置仿真选项，如选取ModelSim（Verilog） ，保持层次结构或仅进行功能仿真等。完成编译后
，可在当前工程目录下找到仿真所需文件 。在ModelSim中新建Project，加入当前工程目录下的仿真文件
。在Project标签栏内选取“Add to Project-Existing File…”。

〖贰〗
、利用ModelSim SE0C实现时序仿真！！1） 打开一个工程文件 。2） 打开Settings设置栏 ，选取EDA Tools Settings下的Simulation栏
。

〖叁〗、ModelSim只需程序代码就可以进行仿真
，但最终映射到器件时还是会用到Quartus。ModelSim仿真时，你需要源程序文件 。对于小程序 ，你可能不需要编写测试激励，但如果是复杂的仿真
，则必须编写测试文件，也就是所谓的TestBench
。这些文件在ISE和Quartus中都可以自动生成模板 ，只需稍作修改即可使用。

〖肆〗 、ModelSim可以直接编译和添加Xilinx的库
，近来的ise中（在开始菜单xilinx工具下找吧）直接有使用ModelSim编译库的工具 。完成库的编译之后，就是添加库到ModelSim的仿真环境中 ，修改modelsim安装目录下的modelsim.ini
，这样就完成了库的添加，在仿真时 ，仅需要填加生成ip的.v文件。

什么是功能仿真?什么是时序仿真

〖壹〗
、功能仿真是指在一个设计中
， 在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程
。 布局布线以前的仿真都称作功能仿真， 它包括综合前仿真（ Pre-Synthesis Simulation ）和综合后仿真（ Post-Synthesis Simulation ）。

〖贰〗、功能仿真和时序仿真是电子设计自动化（EDA）过程中两种不同的仿真方法 ，它们各自有着不同的侧重点和应用场景 。功能仿真
，又称为前仿真或RTL级行为仿真，主要关注电路的逻辑行为
。它的目的是验证电路的功能是否按设计预期工作 ，即检查电路的逻辑关系是否正确。

〖叁〗 、前仿真也称为功能仿真，主要是为了验证所设计的电路在功能上是否符合设计要求
，它不考虑与实际器件的结合，只是从理论上验证 。而后仿真也称为时序仿真 ，是指电路已经映射到特定的工艺环境后
，综合考虑电路的路径延迟和门延迟的影响来验证电路是否满足设计要求，时序仿真能够反映芯片的实际工作情况
。

〖肆〗
、功能仿真：功能仿真是在布线前进行。时序仿真：时序仿真是在布线后进行 。关注不同 功能仿真：功能仿真仅仅关注输出和输入的逻辑关系是否正确 ，不考虑时间延时信息
。时序仿真：时序仿真不仅关注输出和输入的逻辑关系是否正确
，同时还计算了时间延时信息。

〖伍〗、首先，功能仿真通常在布线之前进行 。其主要目标是验证输入和输出之间的逻辑关系是否正确 ，而不考虑时间延时信息
。功能仿真关注的是设计是否符合预定的功能需求
，其结果通常与电路设计的真值表相匹配。相比之下，时序仿真则是在布线完成后进行 。

〖陆〗 、RTL级行为仿真（又称作为功能仿真、前仿真）；综合后门级仿真；时序仿真（又称为后仿真）。第一个仿真可以用来检查代码中的错误以及代码行为的正确性 ，其中不包括信息
。如果没有实例化一些与器件相关的特殊底层元件的话
，这个阶段的仿真也可以做到与器件无关。

如何使用ISE仿真器进行时序仿真

使用ISE仿真器进行时序仿真的步骤基本如下：大前提：先写好了功能模块和testbench文件，并且综合后没有问题 。『1』在Source下 ，选取Post-Route Simulation
。『2』将testbench文件添加进去。右键-Add Cope of Source...，选取testbench文件 。

创建工程 在软件界面中选取“文件 ”-“新建项目
”
，输入工程名称和保存位置，点击“下一步”
。在模型与仿真工具选取页面 ，选取对应的FPGA型号与仿真工具
，完成并点击“完成 ”。添加源文件 源文件可通过添加已有代码文件或新建文件实现 。本文以已编写代码的文件为例
。

第一个问题：1，优化大量的组合逻辑 ，用时序逻辑代替。2
，在关键路径上，多插入流水 。3 ，时序约束加上去
，找出时序违例的地方，优化之
。

issim仿真如何输出十进制时序

在ISSIM的设计界面中 ，选取输出时序的电路元件
，如时钟
、触发器、计数器等，并将其连接起来。配置模拟器的参数 ，设置仿真时长 、采样率
、输入信号等，在“模拟器配置
”对话框中
，单击“输出”选项卡，勾选“时序 ”选项 。单击“时序
”选项卡 ，在该对话框中可以看到电路元件的时序图。

这里一共需要四个模块：计数器、移位器 、加法器
、寄存器输出
。分别设计好之后
，用状态机控制它们，就完成了。

用cc40161做的十进制计数器 ，当用示波器观察十进制计数器Q0
，Q1，Q2 ，Q3的输出波形以及cp的波形时
，比较它们的时序关系 展开 我来答 分享 微信扫一扫 网络繁忙请稍后重试 新浪微博 QQ空间 举报 浏览646 次 可选中1个或多个下面的关键词，搜索相关资料 。也可直接点“搜索资料”搜索整个问题
。

第6章 时序逻辑电路的仿真实验 详细介绍了异步计数器、同步二进制计数器 、同步十进制计数器以及集成计数器的容量扩展和数码寄存器的仿真实验 ，涵盖计数器的逻辑功能和应用。

功能仿真和时序仿真的区别是什么

综上所述
，功能仿真和时序仿真在仿真目的
、关注点、仿真模型和速度等方面存在显著差异 。功能仿真侧重于电路的逻辑功能验证，而时序仿真则更关注电路的时序行为验证
。两者共同构成了EDA仿真验证的重要环节 ，有助于提高设计的精度和可靠性。

前仿真也称为功能仿真，主要是为了验证所设计的电路在功能上是否符合设计要求
，它不考虑与实际器件的结合，只是从理论上验证 。而后仿真也称为时序仿真 ，是指电路已经映射到特定的工艺环境后
，综合考虑电路的路径延迟和门延迟的影响来验证电路是否满足设计要求，时序仿真能够反映芯片的实际工作情况
。

quartus2软件功能仿真与时序仿真区别为：进行时间不同 、关注不同
、要求不同。进行时间不同 功能仿真：功能仿真是在布线前进行 。时序仿真：时序仿真是在布线后进行
。关注不同 功能仿真：功能仿真仅仅关注输出和输入的逻辑关系是否正确 ，不考虑时间延时信息。

quartus2软件中的功能仿真与时序仿真的主要区别在于它们的执行时间、关注点以及所需满足的要求 。首先
，功能仿真通常在布线之前进行。其主要目标是验证输入和输出之间的逻辑关系是否正确，而不考虑时间延时信息
。功能仿真关注的是设计是否符合预定的功能需求 ，其结果通常与电路设计的真值表相匹配。

时序仿真使用的仿真器和功能仿真使用的仿真器是相同的
， 所需的流程和激励也是相同的； 惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结果波形图中 ，时序仿真后的信号加载了时延
， 而功能仿真没有 。

功能仿真仅仅关心输出和输入的逻辑关系是否正确，不考虑时间延时信息
。如输入a经过一个反相器输出b ，在功能仿真时可以发现，a在t1时刻由0变为1时
，b会在t1时刻由1变为0。输出和输入的变化发生在同一个时刻，反应出来的是“非 ”的逻辑 。

利用Tcl脚本在Modelsim中进行时序仿真

〖壹〗 、创建Tcl脚本文件（如start.do） ，在其中指定dut（例化模块名）、counter_v.sdo（包含延时信息的文件）和work.test_counter（testbench文件名）
。完成脚本编辑后
，创建一个.bat文件，双击运行.bat文件 ，Modelsim将自动启动并显示时序波形
，展示出延时信息对跳变沿的影响。

〖贰〗
、方法一：利用Pango Design Suite编译仿真库 启动Pango Design Suite，进入Tools菜单 ，选取Compile Simulation Libraries 。在此窗口中设定所需的器件库、编译库路径及Modelsim路径
。点击Compile
，直至编译完成。接着，将编译库路径下的modelsim.ini文件复制到Modelsim安装目录中 。

〖叁〗 、modelsim：提供友好的仿真环境 ，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器
。它采用直接优化的编译技术
、Tcl/Tk技术、和单一内核仿真技术
，编译仿真速度快，编译的代码与平台无关 ，便于保护IP核。

〖肆〗 、而do文件，就是把上述的步骤①---④用tcl脚本语言来编写出来
，让Modelsim来运行该do文件宏命令，并自动执行仿真的步骤 。